`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    15:11:26 06/30/2015 
// Design Name: 
// Module Name:    Latch 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
// Este latch es de prueba, como saber si esta bien el concepto de latch
// Los warning estan bien, queremos generar latches.
//////////////////////////////////////////////////////////////////////////////////
module Latch(
	input [7:0] in,
	input clk,
	output reg [7:0] out
    );

always @* begin
	if(clk) out = in;	//Solo cuando viene el flanco postivo del clock, pone lo de la entrada en la salida
end

endmodule
